การย้าย ค่าเฉลี่ย กรอง verilog

ฉันได้สันนิษฐาน Verilog จะยุบ constants แต่ฉันสงสัยว่าที่ truedallowed เสมอหากฉันมีบางอย่างเช่น reg 7: 0 sig1, sig2, sig3 เสมอ sig3 1 2 3 sig1 sig2 4 ต้องมีอย่างน้อย 2 งู เป็น Verilog จำเป็นในการผลิต 3 adders รหัสสามารถยุบ sig3 sigl sigl sig2 4 Verilog ประเมินจากซ้ายไปขวาจึงกลายเป็น sig3 ((sigl 6) sig2) 4 ต้อง adders 3 เป็นกฎหมายสำหรับ Verilog เพื่อรวบรวมรหัสต้นฉบับ: sig3 10 sig1 sig2 ความคิดขอบคุณ John Providenza เครื่องมือสังเคราะห์ส่วนใหญ่จะใช้ประโยชน์จากสมบัติการเชื่อมโยงและการสับเปลี่ยนของการแสดงออกเพื่อให้เกิดการใช้งานที่ดีที่สุด ถ้าพวกเขาไม่ชอบฉันไม่ใช้มันนานนัก Andy เมื่อวันที่ 29 สิงหาคม 7: 03 น., Andy ltjonesa comcastgt wrote: gt เครื่องมือสังเคราะห์ส่วนใหญ่จะใช้ประโยชน์จากสมบัติการสลับและการแลกเปลี่ยนของนิพจน์เพื่อสร้างการใช้งาน GT ที่ดีที่สุด ถ้าพวกเขาไม่ชอบฉันไม่ใช้มันนานนัก gt gt สำหรับ grins ฉันสร้างกรณีทดสอบที่ง่ายมากและสังเคราะห์โดยใช้ XST Xilinx X ซิน นี่คือรหัส: การทดสอบโมดูล (ใส่ CLK, input 7: 0 a, b, output reg 7: 0 z) reg 7: 0 a1, b1, z1 always (posedge clk) เริ่มต้น a1 lt3D a b1 lt3D b. ฉันทำระบบ Verilog ข้อ จำกัด การทดสอบแบบสุ่มที่บัลลังก์ ฉันมีขึ้นและใช้ทดสอบสภาพแวดล้อมใน verilog. ตอนนี้เมื่อฉันพยายามที่จะเรียกใช้ระบบทดสอบ verilog bench ในสภาพแวดล้อมของฉันฉันเห็นข้อผิดพลาด syntex มากทั้ง verilog ซึ่ง dont ฉลาดอื่น ๆ เกิดขึ้น ฉันได้ใช้สวิตช์ - sverilog สำหรับ VCS ด้วย ใครสามารถขอแนะนำวิธีการผสมรวบรวม Verilog และ Verilog ระบบเพื่อที่จะไม่พบปัญหาดังกล่าวสวัสดีฉันเดาได้ว่ารหัส Verilog ของคุณใช้คำสงวน SV เช่น quotdopriorityquot เป็นต้นแสดงข้อผิดพลาดเราไม่กี่พูด solidly มากขึ้น ถ้าเป็นเช่นนั้นให้ดูที่: synopsyslinksvamar05.htmlBAC-vaampLinkVAHomeMar05Issue โดยทั่วไปคุณต้องใช้สวิทช์เช่น: systemverilogext. sv เป็นต้น HTH Ajeetha, CVC noveldv gomsi เขียน: gt ฉันกำลังทำข้อสอบ verilog ของระบบทดสอบแบบสุ่ม ฉันมี gt ขึ้นและใช้ทดสอบสภาพแวดล้อมใน Verilog. ตอนนี้เมื่อฉันพยายามที่จะเรียกใช้ระบบทดสอบ gt Verilog ทดสอบฉบับนี้ในสภาพแวดล้อมของฉันฉันเห็นมากทั้งข้อผิดพลาด gt syntex ของ Verilog ซึ่ง dont ฉลาดอื่น ๆ เกิดขึ้น ฉันใช้สวิตช์ gt-sverilog สำหรับ VCS ด้วย ใครสามารถขอแนะนำวิธีการผสม verilog Verilog Verilog และรวบรวมระบบเพื่อไม่ให้พบเช่นปัญหา gt gomsi wrote: gt ฉันกำลังทำระบบ verilog constraint random bench test ฉันมี gt ขึ้นและใช้ทดสอบสภาพแวดล้อมใน Verilog. ตอนนี้เมื่อฉันพยายามที่จะเรียกใช้ระบบทดสอบ gt verilog ทดสอบฉบับนี้ในสภาพแวดล้อมของฉันฉันเห็น wh Verilog plse ช่วยฉันด้วยนี้ ฉันมีรหัส MATLAB หนึ่งฉันต้องการแปลงเป็น vhdl หรือ Verilog. ใครมีความคิดเกี่ยวกับเรื่องนี้ pls ช่วยฉันด้วยนี้ Kiran Verilog ครับ ฉันกำลังทำโครงการเกี่ยวกับ WCDMA สำหรับ tech. i B ฉันเป็นนักศึกษาปีสุดท้ายของ B tech std สงสัยดังนั้นฉันมี convolusion encoder กับสามบิตลงทะเบียน. ชนิดของตัวถอดรหัสฉันสามารถใช้สำหรับ encoder. plz ที่สอดคล้องกันให้ฉันแก้ปัญหาและฉันต้องการดาวน์โหลดเข้ารหัส convolution เพื่อ FPGA. i dont รู้ plz ให้ฉัน. การแก้ปัญหา smubarak. e เมื่อวันที่ 23 ก. พ. 4:38 น. lovetoesm ltloveto gmailgt เขียน: gt ครับ gt ฉันกำลังทำโครงการเกี่ยวกับ WCDMA สำหรับ tech. i B ของฉันเป็นนักเรียนที่เรียนปีสุดท้ายของ B tech final gt ดังนั้นสงสัยของฉันคือฉันมี encolusion encoder กับสาม bit gt ลงทะเบียนชนิดของตัวถอดรหัสที่ฉันสามารถใช้สำหรับ encoder. plz gt สอดคล้องให้ฉันแก้ปัญหา gt และฉันต้องการดาวน์โหลด encoder convolution เพื่อ FPGA. i ไม่รู้ gt how plz ให้ฉันแก้ปัญหา gt hi mubarak คุณสามารถเลือกตัวถอดรหัส viterbi สำหรับ encoder. you convolution ของคุณสามารถใช้ใน Verilog คุณสามารถดาวน์โหลดเข้ารหัส convolution เพื่อ FPGA เพื่อที่คุณสามารถเลือก IO ผู้ใช้จาก FPGA สำหรับพอร์ตสอดคล้องในการตั้งค่าของคุณ program. like โหลดเปลี่ยนเช่น this. if คุณ dont รู้การไหลของเครื่องมือแล้วแจ้งฉัน that. i จะ ช่วยให้คุณสำหรับ tool. then ใด ๆ ดาวน์โหลดโปรแกรมเพื่อ FPGA. if คุณมีข้อสงสัยใด ๆ ฉันสิ่งอื่นใดใน vlsi plz แจ้ง mentorssignatrix. in signatrix. in Hi, ฉันต้องการเขียนคุณลักษณะเสร็จอัตโนมัติสำหรับ Verilog และ SV IDE ซึ่งมีคุณสมบัติดังต่อไปนี้ 1. Word เสร็จ. 2. สมาชิกเสร็จสิ้น ฉันกำลังมองหาวัสดุทั้งหมดที่ฉันสามารถหาที่สามารถช่วยฉันได้รับความคิดเกี่ยวกับวิธีการใช้คุณลักษณะดังกล่าว คุณมีข้อเสนอแนะใด ๆ ที่คุณสามารถชี้ให้ฉันสำหรับแหล่งที่มาเปิดเรื่องนี้ขอบคุณ, Orly สวัสดีฉันสร้างไฟล์ emacs โหมดสำหรับ SV ที่จะทำสิ่งเหล่านี้ค่อนข้างดี ปัญหาที่ใหญ่ที่สุด I39ve คือการเยื้อง สุจริตฉันไม่ใช่ผู้เชี่ยวชาญ LISP ค่อนข้าง hacked บางโหมด VERAJEDAPSL เก่าทำงาน SV. ฉันสามารถส่งให้คุณ (หรืออัปโหลดไปยัง noveldv แต่จะใช้เวลาสองสามวัน) ถ้าส่งอีเมลไปที่ gmail ajeetha คำเตือน: ไม่ใช่ไฟล์โหมดเขียนที่ดีผู้ใช้หนึ่งคนไม่ชอบมันมากนัก ความคาดหวังโปรด ฉันชอบมันเพียงเพื่อคำจำกัดความคำและไม่มีอะไรอื่น ฉันไม่ได้ใช้เวลามากพอในการอัปเดตการรักษาความปลอดภัยขณะที่ฉันกำลังยุ่งกับเรื่องอื่น ๆ BTW - IDE ที่คุณกำหนดเป้าหมายขอแสดงความนับถือ Ajeetha noveldv ฉันจะทำงานกับชิปสัญญาณผสมและฉันต้องการจะสร้าง netlist Verilog ของบล็อกของฉันสำหรับคนที่แต่งตัวประหลาดแบบดิจิทัลในโครงการ ฉันใช้ DFII และฉันไม่มีใบอนุญาต NC Verilog ฉันต้องการเพียงเพื่อสร้าง netlist ฉันพยายามเครื่องมือ gtSimulation-gtNCVerilog จาก schematic และ File-gtexport จาก icfb ไม่มีโชค. ถ้าฉันไม่สามารถ netlist ได้โดยตรงใครมีตัวแปลง spectreToVerilog ((หรือ CDLToVerilog) ที่สามารถชี้ไปหาได้อย่างรวดเร็วการค้นหาไซต์นี้ไม่ได้เปิดขึ้นอะไรขอบคุณล่วงหน้า DAvid Reynolds เมื่อวันที่ 21 Jun 2006 05:53:59 -0700, quotDReynoldsquot ltspurwinktechgmailgt wrote: gti กำลังทำงานกับชิปสัญญาณผสมและฉันต้องการจะสร้าง netlist gtVerilog ของบล็อกของฉันสำหรับคนที่แต่งตัวประหลาดแบบดิจิทัลบน gtproject ฉันใช้ DFII และฉันไม่มีใบอนุญาต NC Verilog ฉัน gtneed เพียงเพื่อสร้าง netlist ฉันพยายาม Tools-gtSimulation-gtNCVerilog gtfrom schematic และ File-gtexport จาก icfb ไม่มีโชค gt gtIf ฉันไม่สามารถ netlist โดยตรงไม่มีใครมี spectreToVerilog gt ((หรือ CDLToVerilog) พวกเขาสามารถชี้ให้ฉันไปค้นหาอย่างรวดเร็วของเว็บไซต์ gtthis ไม่ได้เปิดขึ้นอะไร gt gtanks in advance gt gtvid Reynolds คุณไม่จำเป็นต้องมีใบอนุญาต Verilog หรือใบอนุญาต NC Verilog เพื่อ netlist คุณจะต้องมีใบอนุญาต quot21400quot (quot; Virtuoso R) Schematic E ditor Verilog (R) Interfacequot) กล่าวอีกนัยหนึ่งคุณไม่จำเป็นต้องจำลองใบอนุญาต verilog-a มี verilog ใด - กลุ่มข่าวเฉพาะ Keith ขอบคุณ whats verilog-A เป็นสิ่งที่เกี่ยวข้องกับอนาล็อกมีเครื่องมือใด ๆ จากการสนับสนุนจังหวะที่ขอบคุณ Verilog-A เป็นภาษาแบบจำลองพฤติกรรมแบบอนาล็อก ดู accellera และ verilog-ams คุณอาจต้องการดูหนังสือ quotThe Designer Guide ของ Verilog-AMSquot โดย Ken Kundert และ Olaf Zinke (Kluwer Academic Publishers) มันสนับสนุนใน Cadence ในอสุรกาย (จำลองแรกเพื่อสนับสนุน Verilog - A) และยังอยู่ในจำลอง AMS Designer ขอแสดงความนับถือ Andrew วันพุธ, 6 สิงหาคม 2547 10:33:51 -0700, quotCarsonquot ltcarsoni ออกแบบเครื่องคิดเลขใน verilog Hello all ฉันต้องออกแบบเครื่องคิดเลขใน verilog สำหรับการดำเนินงาน 4: -,,. เป็นเครื่องคิดเลข 8 บิต ฉันได้ออกแบบโมดูลการทำงานทั้งสี่และทำงานได้ดี เครื่องคิดเลขยังดำเนินการกับตัวดำเนินการ 2 ตัว ตอนนี้สิ่งที่ฉันไม่สามารถคิดออกคือถ้ากดบนแป้นพิมพ์ (นี้จะเป็น fpga กับแป้นพิมพ์เชื่อมต่อ) พูด 12 3. ฉันหมายถึงฉันคาดหวังว่าคำตอบ 3 ครั้งแรกที่ฉันพูดแล้วสิ่งเดียวกัน ต้องได้รับการพิจารณาเป็นหนึ่งในตัวดำเนินการในการคำนวณต่อไปเพื่อให้คำตอบสุดท้ายคือ 6 คนสามารถให้ฉันคิดว่าเป็นวิธีการคิดออกใน Verilog นี้ ฉันสับสนมาก ความนับถือ. Sunita sunitajaingmail (Sunita Jain) เขียนไว้ในข้อความข่าว: lt9bfc40d7.0411070448.603c7047posting. googlegt gt สวัสดีทุกคนฉันจำเป็นต้องออกแบบเครื่องคิดเลขใน verilog สำหรับการดำเนินงาน 4:, -,,. gt เป็นเครื่องคิดเลข 8 บิต gt ฉันได้ออกแบบโมดูลการทำงานทั้งสี่รูปแบบและใช้งานได้ดี เครื่องคิดเลขยังดำเนินการกับตัวดำเนินการ 2 ตัว ตอนนี้สิ่งที่ฉัน gt ไม่สามารถคิดออกคือถ้ากดบนแป้นพิมพ์ (นี้จะ gt เป็น fpga กับแป้นพิมพ์เชื่อมต่อ) พูด 12 3. gt ฉันหมายถึงฉันคาดหวังว่าคำตอบที่ 3 ครั้งแรกที่ฉันพูดแล้ว สิ่ง gt เดียวกันต้องได้รับการพิจารณาเป็นหนึ่งในตัวดำเนินการในการคำนวณ gt ต่อไปเพื่อให้คำตอบสุดท้ายคือ 6 คนสามารถให้ฉันคิด gt เป็นวิธีการคิดออกใน Verilog นี้ ฉันค่อนข้างสับสนมาก gt การกำหนด fileType (verilog, VHDL หรือ System Verilog) ฉันมีรายการไฟล์ HDL ฉันจะหาชนิดของแต่ละไฟล์ (Verilog, Verilog System หรือ VHDL) จะดีถ้ายูทิลิตี้ที่เรียบง่ายบางอย่างใน CC มีอยู่แล้ว ฉันไม่จำเป็นต้องรู้รสชาติของ Verilog เช่น 95, 2000 ฯลฯ แต่ wouldn't ใจข้อมูลเพิ่มเติมหากมี. เมื่อวันที่ 2007-12-11 verylog ltsachin. goyal. newgmailgt ได้เขียน: gt ฉันมีรายการไฟล์ HDL gt ฉันจะค้นหาชนิดของแต่ละไฟล์ (Verilog, Verilog ระบบหรือ gt VHDL) ได้อย่างไร gt จะดีถ้ามีโปรแกรมอรรถประโยชน์ง่ายๆใน CC อยู่แล้ว gt ฉันไม่จำเป็นต้องรู้รสชาติของ verilog เช่น 95, 2000 ฯลฯ แต่ gt wouldn ใจใจข้อมูลเพิ่มเติมหากมี ส่วนตัวฉันก็จะมองไปที่นามสกุลไฟล์ถ้ามีคน doesn ชื่อไฟล์อย่างถูกต้องเขาหรือเธอควรคาดหวังปัญหา :) ความเป็นไปได้อีก: เพียงแค่พยายามรวบรวมด้วยการจำลอง RTL ปัจจุบันของคุณและดูว่ารวบรวมอย่างหมดจดโดยใช้ทั้ง Verilog, SystemVerilog หรือ โหมด VHDL แต่ถ้าด้วยเหตุผลบางอย่างนี้ทำไม่ได้ก็จะค่อนข้างยากที่จะแยกแยะระหว่าง SystemVerilog และไฟล์ Verilog ตั้งแต่ไฟล์สามารถทั้งกฎหมาย Verilog และ SystemVerilog ในเวลาเดียวกัน ในความเป็นจริงไฟล์ว่างเปล่าเป็นทั้งไฟล์ Verilog และ SystemVerilog ตามกฎหมายถ้าอ่าน BNF อย่างถูกต้อง Distuingishing ระหว่างไฟล์ VHDL และไฟล์ VHDL ไม่อาจจะง่ายขึ้นหากที่เพียงพอสำหรับคุณ ฉันไม่ได้มองเข้าไปในมันมากเกินไป แต่ฉันเชื่อว่ามันเป็นเพียงเรื่องของการปอกความคิดเห็นประเภท VHDL ทั้งหมดและมองหา fir ปัญหาเกี่ยวกับ verilog-in ในเมื่อใช้การคำนวณทางคณิตศาสตร์ใน verilog vode สวัสดีทุกคนเมื่อฉันใช้ verilog-in ใน ic5141 จะปรากฏข้อผิดพลาด sytanx quotgtgtgt errorquot รหัส verilog ของฉันมีการเปลี่ยนแปลงทางคณิตศาสตร์ gtgtgt และ ltltlt ซึ่งเป็นลักษณะใหม่ของ verilog-2001 และฉัน verilog ในการดำเนินงานในพฤติกรรม RTL คำถามของฉันคือวิธีการแก้ไข errorand นี้ยังไม่ ic5141 verilog - in สนับสนุนฟังก์ชัน verilog2001 verison ของ arithemetic shift quot; quotgtgtgtquot และ quotltltltquot. ขอขอบคุณ. เมื่อวันที่ 8 13 1 09. ponderboy ltcqu. yahoo. cngt wrote: ใครช่วยฉันได้โปรด gt He ระบบ Verilog Ques มีกลุ่มข่าวสารแยกต่างหากสำหรับ verilog rand ของระบบ bit 7: 0 byte0 rand bit 7: 0 byte1 ข้อ จำกัด ต่อไปนี้ทำงาน: constraint xyz (byte0 gt39h61 ampamp byte0 lt39h7a) - gt byte1 ภายใน แต่ฉันต้องการแก้ไขให้บางอย่างมีผล: ข้อ จำกัด xyz else byte1 inside เป็นไปได้ที่จะมีชื่อโมดูล verilog parameterized ใน verilog หรือ systemverilog สวัสดีฉันพยายามสร้างโมดูล Verilog ที่สามารถสนับสนุนเช่น parameterized n ame ฉันเข้าใจว่าความกว้างของสัญญาณและสิ่งอื่น ๆ สามารถปรับขนาดได้ แต่เราสามารถ parameterize ชื่ออินสแตนซ์โมดูลในรหัสต่อไปนี้ฉันอยากรู้ถ้ามีวิธีใด SomeDynamicInstanceName สามารถ parameterized ยังฉันสามารถพยายามที่จะใช้ Verilog ระบบถ้าสามารถ hel p here20 วัตถุประสงค์ของฉันคือเพื่อให้สามารถนำมาใช้ Verilog Gmon โมดูล (โมดูล Verilog ทั่วไป) สำหรับสัญญาณประเภทต่างๆ แต่ด้วยเหตุผลฉันต้องเปลี่ยน SomeDynamicInstanceName ฉันมีการควบคุม o Hi, Tôimuốnđểmôphỏngcác verilog netlist củađặtvàchuyểntiếpthiếtkếđượctừ Cadence SoC Encounter ฉันมีไฟล์ sdf จาก SoC Encounter ฉันใช้ Verilog XL ฉันใช้คำสั่ง sdfannotate ใน testbench ของฉันดังต่อไปนี้เริ่มต้น sdfannotate เริ่มต้น (quot. design. sdfquot, instancename.) end นี่เป็นวิธีที่ถูกต้องที่จะทำขอบคุณล่วงหน้า ขอแสดงความนับถือ Ajay สำหรับการออกแบบความช่วยเหลือ verilog ของเครื่องคิดเลขสวัสดีฉันเป็นนักศึกษาใหม่ majoring ใน LSI ตอนนี้ฉันต้องออกแบบเครื่องคิดเลขโดยใช้ Verilog. เป็นการบ้านของหลักสูตร ฉันกำลังมองหารหัสอ้างอิงบางอย่างเกี่ยวกับเรื่องนี้เนื่องจากฉันมีประสบการณ์น้อยมากในการเขียนโปรแกรมใน Verilog ฉันจะนิยมมากด้วยความช่วยเหลือของคุณ BTW, ฟังก์ชั่นที่ฉันต้องรู้คือ Add, Subtract, Multiply, Division, N. C, Shift, MC, MS, MR, M, M - ขอขอบคุณ. davidbarby ltdanyangqusuou. waseda. jpgt เขียนไว้ในข่าวข้อความ: 6eb3db6ca7f5485d9d696440776471c6localhost. talkaboutprogramming gt Hi, gt gt ฉันเป็นนิสิตนักศึกษาคนใหม่ใน LSI ตอนนี้ฉันต้องออกแบบเครื่องคิดเลข gt ใช้ Verilog. เป็นการบ้านของหลักสูตร gt ฉันกำลังมองหารหัสอ้างอิงบางส่วนเกี่ยวกับเรื่องนี้เนื่องจากฉันมีประสบการณ์ GT น้อยมากในการเขียนโปรแกรมใน Verilog ฉันจะยินดีเป็นอย่างยิ่งกับความช่วยเหลือของคุณ gt BTW หน้าที่ที่ฉันต้องรู้คือเพิ่ม, ลบ, คูณ, gt ส่วน, N. C, Shift, MC, MS, MR, M, M - gt gt ขอขอบคุณ gt ทำไมคุณไม่บอกเราว่าคุณคิดว่ามันควรจะเข้าหากันอย่างไร I39m ไม่ได้อึดอัดในความเป็นจริงฉันจะไม่ค่อยรู้ว่าจะเริ่มต้นจากที่ไหนโดยไม่ให้ความคิดบางอย่าง - บางทีถ้าคุณทำอย่างนั้นและเผยแพร่สิ่งที่คุณคิดว่าอาจเริ่มเตะ การสนทนาที่น่าสนใจ :) ขอบคุณมากสำหรับการตอบกลับของคุณ แต่ฉันคิดว่าฉันไม่เข้าใจความหมายของคุณ ตรงไปตรงมาฉันไม่มีประสบการณ์เกี่ยวกับเรื่องนี้และต้องการความช่วยเหลือ คุณช่วยแนะนำฉันหน่อยได้ไหม กำลังแปลง Verilog Env. เพื่อ Verilog ระบบ Open Vera สวัสดีทั้งหมดฉันทำงานในงานของการแปลง BFMs เก่าและสภาพแวดล้อมการทดสอบที่สร้างขึ้นใน Verilog เพื่อ verilog ระบบและ Open Vera ซึ่งรวมถึงการแปลงม้านั่งทดสอบและ BFMs การสร้าง synopsys และชั้นเรียนที่กำหนดโดยผู้ใช้และการทำเสื้อคลุมกระดาษระดับสูงของ Verilog ของระบบเพื่อใช้กับ Vera กรุณาช่วยฉันด้วยคำแนะนำเอกสารและคำแนะนำที่เกี่ยวข้องกับงานนี้ขอแสดงความนับถือใน Advance Kedar สวัสดี Kedar - คุณอาจหรืออาจไม่ทราบนี้ แต่สำหรับผู้อ่านอื่น ๆ ติดตามหัวข้อนี้แจ้งให้ฉันทราบสิ่งที่เป็นอยู่แล้วความรู้ทั่วไป: SystemVerilog เต็ม เข้ากันได้กับ Verilog-2001 และโดยปกติแล้วจะไม่ค่อยใช้เวลาในการแปลงชุดทดสอบ BFM Verilog-2001 เดิมเป็นแบบทดสอบ testbench แบบคลาสสิกของ Synopsys สำหรับ testbenches ใหม่วิธีการเช่นนี้แน่นอนทำให้รู้สึก ก่อนอื่นคุณต้องเข้าใจไวยากรณ์ SystemVerilog จากนั้นคุณสามารถดำเนินการตามขั้นตอนนี้ได้โดยการอ่านหนังสือ Janick Bergeron และหนังสือคู่มือวิธีการตรวจสอบสำหรับ SystemVerilog ที่เผยแพร่โดย Springer (หนังสือเล่มใหม่) คุณสามารถจ้างที่ปรึกษา SystemVerilog บางส่วนเพื่อช่วยคุณในการทำงาน (ฉัน don `t ทำเช่นนี้เอง) นอกจากนี้คุณยังอาจต้องการพิจารณา SystemVerilog สำหรับการฝึกอบรมการตรวจสอบเพื่อเริ่มต้นใช้งาน (ฉันจะทำ :-) Regards - Cliff Cummings Verilog amp SystemVerilog Guru sunburst - ออกแบบ gt คุณสามารถจ้างที่ปรึกษา SystemVerilog บางส่วนเพื่อช่วยให้คุณทำงาน gt (ฉัน don39t ทำ m นี้. ที่ฉันสามารถรับหรือซื้อไฟล์รุ่น BSIM3v3 ใน Verilog - a หรือ Verilog - ams I39m พยายามใช้อสุรกาย verilog - a สร้างรูปแบบการย่อยสลายของตัวเอง bigbag เขียน: gt I39m พยายามใช้อสุรกาย verilog - a ไป สร้างแบบจำลองการสลายตัวของฉันเองคุณสามารถลองและได้รับนี้จาก tiburon tiburon-da หรือติดต่อ berkeley โดยตรงที่ฉันสามารถได้รับหรือซื้อไฟล์แบบ BSIM3v3 ใน Verilog-a หรือ Verilog-ams 2 I39m พยายามใช้รูปแบบการย่อยสลายของตัวเองในจังหวะ spectre ใช้ Verilog ใครสามารถช่วยฉันขอบคุณมากคุณสามารถหา MOS ระดับ 1 veriloga แบบใน Cadence ของคุณติดตั้ง tools. lnx86dfIIsamplesartistahdlLibmoslevel1verilogaverilog. va --- Erik zcuimail. ucf. edu (bigbag) เขียนไว้ในข่าวข้อความ: ltf8f9930c.040 1151449.27f4e7c4posting. googlegt gt I39m พยายามที่จะใช้รูปแบบการย่อยสลายของตัวเองลงในเงื้อมมือ specter gt โดยใช้ Verilog ใครสามารถช่วยฉันได้ขอบคุณมาก ดูต่อไปนี้ด้วย: tools. lnx86dfIIsamplesartistahdlLibmostftverilogave กรอง I-Q FIR โดยใช้ verilogverilog-a ไม่ให้เอาต์พุตในช่องเดียวฉันสร้างตัว demodulator I-Q โดยใช้ verilog-a blocks ที่เอาท์พุททั้งเส้นทาง I และ Q จะผ่านตัวกรอง FIR แบบเดียวกัน เอาต์พุตของเส้นทาง I มีลักษณะเหมือนที่ฉันคาดหวัง แต่เส้นทาง Q เป็นศูนย์ - มีอัตราการลดต่ำกว่าแทร็กที่ฉัน 250 dB Ive พยายามพวงของสิ่ง: I ใหม่สร้างตัวกรองและสัญลักษณ์รหัส Verilog ตั้งแต่เริ่มต้นในการจัดการห้องสมุดผมลบทั้งหมดของรหัส AHDL เรียบเรียงเป็นของตัวกรองและบังคับให้เรียบเรียงฉันสร้างรุ่นที่สองของตัวกรอง ตั้งแต่เริ่มต้น ฉันได้รับผลเดียวกันไม่ว่าสิ่งที่. ถ้าฉันขอ I - channel ถึง. ทำ 39slow39 การคำนวณใน Verilog หากคุณใช้อย่างต่อเนื่องหรือไม่ปิดกั้นการมอบหมายใน Verilog และการแสดงออกของมือด้านขวาเป็นสิ่งที่อยู่ในอุปกรณ์จริงต้องใช้เวลาในการเป็นที่ถูกต้องหลังจากที่ปัจจัยการผลิตที่ถูกต้องอย่างไรคุณจะมั่นใจได้ว่าผลลัพธ์จะถูกต้องเมื่อคุณ ต้องการใช้ตัวอย่างเช่น input 1000: 0 megaparity กำหนด foo megaparity เสมอ (posedge clk) megaparity ที่ถูกต้องใน clk savedparity นี้ lt foo เมื่อถูกต้องนี้จะทำอย่างไรถ้า cascaded xor chain ช้ามาก ๆ ก็มีมากกว่าหนึ่ง clk period มากกว่า 20 ถ้าคุณคิดว่ามันช้ากว่านั้น (รอจำนวนคงที่ของนาฬิกา) ทำ Hi all ปัญหาของฉันคือฉันต้องการเลือกไฟล์ VHDL instantiated ภายใน verilog ผ่านการกำหนดค่า VHDL เพื่อ summerize: ฉันมีลำดับชั้น: quottop: vhdl - verilog - Verlog - vhdl: bottomquot วิธีการเขียน a. การกำหนดค่า VHDL เพื่อเลือกไฟล์สำหรับการสร้างตัวอย่างด้านล่าง Rakesh YC ลอง คำนวณเฉลี่ยวิธีหาค่าเฉลี่ยของเขตข้อมูลเพิ่มเติม เครื่องหมายอะไรที่จะใส่ระหว่างฟิลด์ตัวอย่างเช่นค่าเฉลี่ย (age1ampage2) เครื่องหมายแอมป์ไม่ถูกต้อง มีป้ายไหน ลอร่า quotLaura Eekelsquot ltlaura. eekelsxx. yygt เขียนในข้อความข่าว: 3fce13ec0214e4fe514cnews. xs4all. nl gt วิธีรับค่าเฉลี่ยของเขตข้อมูลเพิ่มเติม gt สิ่งที่ต้องทำเครื่องหมายระหว่างฟิลด์ gt ตัวอย่างเช่น: average (age1ampage2) gt Sign amp ไม่ถูกต้อง มีป้ายไหน gt gt ลอร่า เฉลี่ย (Field1 Field2 Field2) - Bradley Software Developer hrsystems. au การตอบสนองของ Christian pastornet. auresponse ขอบคุณสำหรับคำตอบ แต่ฉันพยายามแล้ว และมันไม่ได้ทำงาน ฟิลด์เฉลี่ย (field1field2) 17field28 ให้ผล 78 และไม่ใช่ค่าเฉลี่ย คุณมีข้อเสนอแนะอื่น ๆ ลอร่า quotBradleyquot ltbradleyREMOVETHIScomcen. augt schreef in bericht news: jtszb.38208aT.14986news-server. bigpond. au gt quotLaura Eekelsquot ltlaura. eekelsxx. yygt เขียนไว้ในข้อความ gt news: 3fce13ec0214e4fe514cnews. xs4all. nl gt gt วิธีหาค่าเฉลี่ยของเขตข้อมูลเพิ่มเติม gt gt สิ่งที่ต้องทำเครื่องหมายระหว่างฟิลด์ gt gt ตัวอย่างเช่น: average (age1ampage2) gt gt amp ลงชื่อเข้าใช้ไม่ถูกต้อง มีป้ายไหน gt gt gt gt ลอร่า gt gt เฉลี่ย (Field1 Field2 Field2) gt gt - gt Bradley gt นักพัฒนาซอฟต์แวร์ hrs. verilog style Hi All, ทุกคนสามารถให้ฉันบาง adive เกี่ยวกับรหัสต่อไปนี้ (A B) (1) ตรรกะและกำหนด D en amp (A B) (2) bitwise และค่าใดที่ดีกว่า (1) หรือ (2) ขอขอบคุณสำหรับคำแนะนำใด ๆ ที่ Essen เขียน: gt Hi All, gt gt ทุกคนสามารถให้ความรักเกี่ยวกับโค้ดต่อไปนี้ได้ gt gt a g g g g g g g g g g g g g g g g g g g g g g g g a b (1) ตรรกะและกำหนดให้ D en amp (A B) (2) bitwise AND gt gt ที่หนึ่งดีกว่า (1) หรือ (2) gt gt ขอบคุณสำหรับคำแนะนำใด ๆ สวัสดีในกรณีนี้ทั้งสองอย่างถูกต้อง เนื่องจาก A, B และ en ถือเป็น boolean นั่นคือ บิตเดี่ยว ถ้าคุณไปกับตัวดำเนินการหลายบิตแล้วคุณจะพบความแตกต่าง ขอขอบคุณและขอแสดงความนับถือ karthikeyan TooMuch Semiconductor Solutions, Bangalore ฉันได้มีปัญหากับสตริงใน verilog ฉันมีเครื่องรัฐ JTAG และ testbench ทำงาน. ฉันกำลังเคลื่อนที่ผ่านสถานะ JTAG ที่ต่างกันซึ่งมีการอ้างถึงไบนารี 4 บิตเป็น TlR 439b0000 RTI 439b0001 ใน rtl ของฉันฉันมีบางอย่างเช่น reg4: 0 presstate กำหนด TLR 439b0000 กำหนด RTI 439b0001 reg4: 0 presstate reg4: 0 nextstate เสมอ (posedge tclk) presstate lt nextstate เมื่อฉันจำลองมันและเห็นคลื่นบนหน้าต่างรูปคลื่นมันยากที่จะถอดรหัสรัฐโดยดูที่ตัวเลขดังนั้นฉันคิดว่าฉันสามารถใช้ตัวอักษรเพื่อแสดงสถานะ JTAG ต่างๆ ฉันมีบางอย่างเช่นนี้ reg 38: 0 presstate แต่ฉันพบค่า ascii ของรัฐที่แตกต่างกันแสดงในรูปแบบคลื่น พวกคุณรู้เหตุผลหรือเปล่า ดังนั้นฉันจึงสามารถแทนสตริงแทนตัวเลขที่ฉันรู้ว่าฉันสามารถใช้การแสดง แต่ฉันต้องการให้สตริงของฉันปรากฏในรูปคลื่นของฉัน ขอบคุณ Rik rik wrote: gt gt แต่ฉันพบค่า ascii ของสถานะต่างๆที่แสดงในรูปแบบ gt พวกคุณรู้เหตุผลหรือเปล่า เนื่องจากว่าเป็นวิธีที่สตริงจะแสดงใน Verilog (และภาษาโปรแกรมทั่วไป) gt ฉันรู้ว่าฉันสามารถใช้การแสดงผล แต่ฉันต้องการให้สตริงปรากฏภายในรูปแบบ gt ของฉัน นี่ไม่ใช่ปัญหากับ Verilog นี่เป็นปัญหากับโปรแกรมดูรูปคลื่นของคุณ ถ้ามีความสามารถในการแสดงผล. คุณมีค่าสัมประสิทธิ์การกรองอยู่แล้ว มันง่ายที่จะสร้างถ้าคุณมีวงหยุดและผ่านข้อกำหนดวงกับคุณ คำถามอีกข้อหนึ่งที่คุณคิดว่าจะใช้ฟิลเตอร์ FIR ในน้ำตกได้อย่างไร เช่นสมมุติว่าฉันมี input x (n) และฉันต้องการ output y (n) ดังนั้นฟังก์ชันการถ่ายโอนโดยรวมของฉันจะเป็นบล็อค 3 บล็อก FIR เล็กตัวกรองเช่น (H (z) Y (z) X (z) A ( z)) ปัญหาจริงของฉันจะเป็นอย่างไรให้ผสานฟิลเตอร์ทั้งสามตัวเข้าด้วยกันใน cascade เพื่อรับเอาท์พุท y (n) ให้ฉันเพียงแค่ความคิดที่หยาบหรือรหัสหลอกหรือถ้าคุณมีรหัสกรุณาวาง ตัวเลือกของคุณมีพื้น (1) การออกแบบตัวกรองเดียวสำหรับฟังก์ชั่นถ่ายโอนข้อมูลโดยรวมหรือ (2) เรียกใช้ฟังก์ชันการหมุนวนซ้ำ ๆ กันหนึ่งครั้งสำหรับแต่ละตัวกรองในน้ำตก เท่าที่ฉันสามารถเรียกคืน (1) จะกลายเป็น convolution เกินไป (สำหรับคู่ของตัวกรองรวมกัน) แต่ฉันจะต้องกลับไปที่ตำราของฉันเพื่อให้แน่ใจว่า ndash Steve314 Feb 21 13 at 9:17 ในการรวมตัวกรองหลายตัว: เริ่มต้นด้วยแรงกระตุ้นของหน่วย (สัญญาณที่มี 1 ในตำแหน่งแรกและ 0 อื่น ๆ ทั้งหมด) ใช้ตัวกรองแรก ใช้ตัวกรองที่สอง ดำเนินการต่อจนกว่าจะใช้ตัวกรองทั้งหมด ผลการค้นหาแสดงให้เห็นว่าตัวกรองรวมช่วยให้ชีพจรของหน่วย (ให้อาร์เรย์ยาวพอที่จะไม่มีข้อมูลสูญหาย) ดังนั้นค่าในระบบจะเป็นค่าสัมประสิทธิ์สำหรับตัวกรองหนึ่งตัวซึ่งเป็นส่วนประกอบของตัวกรองอื่น ๆ นี่คือตัวอย่างโค้ด: Mean filter หรือ Average Filter ประเภท การพัฒนาซอฟต์แวร์สัญญาณและภาพ (DSP and DIP) นามธรรม. บทความนี้เป็นคู่มือปฏิบัติสำหรับตัวกรองเฉลี่ยหรือความเข้าใจในตัวกรองและการใช้งานเฉลี่ย บทความประกอบด้วยทฤษฎี, C source code, คำแนะนำในการเขียนโปรแกรมและการประยุกต์ใช้ตัวอย่าง 1. ข้อมูลเบื้องต้นเกี่ยวกับตัวกรองเฉลี่ยหรือตัวกรองค่าเฉลี่ยของตัวกรองเฉลี่ย หรือกรองเฉลี่ยเป็นตัวกรองหน้าต่างของคลาสเชิงเส้นซึ่งจะทำให้ได้ภาพที่นุ่มนวล (ภาพ) ตัวกรองทำงานเป็น low-pass one แนวคิดพื้นฐานที่อยู่เบื้องหลังตัวกรองคือองค์ประกอบใด ๆ ของสัญญาณ (ภาพ) ใช้ค่าเฉลี่ยทั่วบริเวณใกล้เคียง เพื่อให้เข้าใจถึงวิธีการที่เกิดขึ้นในทางปฏิบัติให้เราเริ่มต้นด้วยแนวคิดเรื่องหน้าต่าง 2. กรองหน้าต่างหรือหน้ากากให้เราลองนึกภาพคุณควรอ่านจดหมายและสิ่งที่คุณเห็นในข้อความที่ถูก จำกัด ด้วยรูในรูปแบบลายฉลุพิเศษเช่นนี้ ดังนั้นผลของการอ่านคือเสียง t โอเคให้เราอ่านจดหมายอีกครั้ง แต่ด้วยความช่วยเหลือของฉลุอื่น: ตอนนี้ผลของการอ่าน t คือเสียง 240 ลองมาลองสามครั้งตอนนี้คุณกำลังอ่านจดหมาย t เป็นเสียง 952 เกิดอะไรขึ้นที่นี่เพื่อบอกว่า ในภาษาคณิตศาสตร์คุณกำลังดำเนินการ (อ่าน) เหนือองค์ประกอบ (ตัวอักษร t) และผล (เสียง) ขึ้นอยู่กับย่านองค์ประกอบ (ตัวอักษรติดกับ t) หน้าต่างที่เป็นลายฉลุหรือลวดลายซึ่งคุณเลือกส่วนประดับประคอง 0151 ชุดองค์ประกอบรอบ ๆ ตัวที่กำหนด 0151 เพื่อช่วยในการตัดสินใจของคุณ ชื่ออื่นสำหรับหน้าต่างตัวกรองคือมาส์กหน้ากาก 0151 เป็นแบบลายฉลุซึ่งจะซ่อนองค์ประกอบที่เราไม่ให้ความสนใจ ในตัวอย่างของเราองค์ประกอบที่เรากำลังดำเนินการอยู่ในตำแหน่งที่ด้านซ้ายสุดของหน้าต่างในทางปฏิบัติอย่างไรก็ตามตำแหน่งตามปกติเป็นศูนย์กลางของหน้าต่าง ให้เราดูตัวอย่างหน้าต่างบ้าง ในมิติเดียว มะเดื่อ. 4. หน้ากากหรือหน้ากากขนาด 5 in 1D ในสองมิติ มะเดื่อ. 5. หน้าต่างหรือหน้ากากขนาด 3times3 ในแบบ 2D ในสามมิติ คิดเกี่ยวกับการสร้าง ตอนนี้คุยเรื่องห้องในอาคารแล้ว ห้องเป็นเหมือนหน้าต่าง 3 มิติซึ่งจะตัดบางสเปซออกจากพื้นที่ทั้งหมดของอาคาร คุณสามารถหาหน้าต่าง 3D ในการประมวลผลภาพระดับเสียง (voxel) 3. ทำความเข้าใจเกี่ยวกับตัวกรองค่าเฉลี่ยตอนนี้ให้เราดูวิธีทำความเข้าใจกับองค์ประกอบต่างๆในบริเวณใกล้เคียงกัน สูตรง่าย 0151 รวมองค์ประกอบและแบ่งผลรวมตามจำนวนขององค์ประกอบ ตัวอย่างเช่นให้เราคำนวณค่าเฉลี่ยสำหรับกรณีที่แสดงในรูป 7. มะเดื่อ. 7. ใช้ค่าเฉลี่ย และนั่นคือทั้งหมด ใช่เราเพิ่งกรองสัญญาณ 1D ด้วยตัวกรองค่าเฉลี่ยให้เราทำประวัติและเขียนคำแนะนำแบบทีละขั้นตอนสำหรับการประมวลผลโดยใช้ตัวกรองค่าเฉลี่ย ตัวกรองค่าเฉลี่ยหรืออัลกอริธึมตัวกรองเฉลี่ย: วางหน้าต่างเหนือองค์ประกอบใช้ค่าเฉลี่ย 0151 รวมองค์ประกอบและหารผลรวมตามจำนวนองค์ประกอบ ตอนนี้เมื่อเรามีอัลกอริทึมแล้วก็ถึงเวลาที่ต้องเขียนโค้ด mdash แล้วให้เราลงมาเขียนโปรแกรม 4. การเขียนโปรแกรมกรองค่าเฉลี่ย 1D ในส่วนนี้เราจะพัฒนาตัวกรองค่าเฉลี่ย 1D ที่มีหน้าต่างขนาด 5. ให้เรามีสัญญาณ 1D ที่มีความยาว N เป็น input ขั้นตอนแรกคือการวาง 0151 หน้าต่างที่เราทำโดยการเปลี่ยนดัชนีขององค์ประกอบชั้นนำ: ให้ความสนใจว่าเรากำลังเริ่มต้นด้วยองค์ประกอบที่สามและจบด้วยอันดับสุดท้าย แต่สอง ปัญหาคือเราไม่สามารถเริ่มต้นด้วยองค์ประกอบแรกเพราะในกรณีนี้ส่วนด้านซ้ายของหน้าต่างตัวกรองว่างเปล่า เราจะกล่าวถึงด้านล่างวิธีแก้ปัญหาดังกล่าว ขั้นตอนที่สองคือการใช้ค่าเฉลี่ยโอเค: ตอนนี้ให้เราเขียนอัลกอริทึมเป็นฟังก์ชันดังนี้: อิลิเมนต์ type สามารถกำหนดได้ดังนี้: 5. การรักษาขอบสำหรับตัวกรองหน้าต่างทั้งหมดมีปัญหาบางอย่าง นั่นคือการรักษาขอบ หากคุณวางหน้าต่างไว้เหนือองค์ประกอบแรก (รายการสุดท้าย) ส่วนด้านซ้าย (ด้านขวา) ของหน้าต่างจะว่างเปล่า เพื่อเติมช่องว่างควรขยายสัญญาณ สำหรับตัวกรองค่าเฉลี่ยควรมีการขยายสัญญาณหรือภาพสมมาตรเช่นนี้ดังนั้นก่อนส่งสัญญาณไปยังฟังก์ชั่นการกรองค่าเฉลี่ยของเราควรขยายสัญญาณ ให้เราเขียนกระดาษห่อหุ้มซึ่งทำให้การเตรียมการทั้งหมด ตามที่คุณเห็นโค้ดของเราจะพิจารณาปัญหาที่เป็นประโยชน์บางประการ ประการแรกเราตรวจสอบพารามิเตอร์การป้อนข้อมูลของเรา 0151 สัญญาณไม่ควรเป็นโมฆะและความยาวของสัญญาณควรเป็นบวก: ขั้นตอนที่สอง 0151 เราตรวจสอบกรณี N1 กรณีนี้เป็นกรณีพิเศษเนื่องจากการสร้างส่วนขยายเราต้องการอย่างน้อยสององค์ประกอบ สำหรับสัญญาณที่มีความยาว 1 องค์ประกอบผลลัพธ์คือสัญญาณที่ตัวเอง รวมทั้งตัวกรองค่าเฉลี่ยของเราจะทำงานในตำแหน่งถ้าผลลัพธ์พารามิเตอร์ผลลัพธ์เป็น NULL ตอนนี้ให้เราจัดสรรหน่วยความจำสำหรับการขยายสัญญาณ และตรวจสอบการจัดสรรหน่วยความจำ: การกำจัด DC ชดเชยโดยใช้ FPGA ฉันใหม่เพื่ออินเตอร์เฟซ FPGAs กับแนวคิด DSP ฉันมี ADCs แล้วฉันมี deserializers หลังจากพวกเขา parallelize ข้อมูล. ดังนั้นฉันควรใช้การกำจัด DC หลังจาก deserializer หรือก่อนที่คุณจะสามารถควบคุม DC offset ในโดเมนแบบอะนาล็อกได้หรือไม่ถ้าเป็นเช่นนั้นก็จะเป็นการดีกว่าที่จะกำจัดมันออกไปเนื่องจากคุณสามารถใช้ช่วงไดนามิคไดนามิกของ ADC ได้เต็มประสิทธิภาพ นี่คือ DC ที่มาจากถ้า ADC ของคุณเป็นคู่ AC แล้ว DC อาจเกิดจากแรงดันไฟฟ้าอินพุทที่ไม่ดีซึ่ง ADC บางตัวจะมีตัวควบคุมเพื่อกำจัด ถ้า ADC ของคุณเป็นคู่ DC แล้วคุณต้องตัดสินใจว่าทำไมคู่ DC และตัดสินใจว่าคุณต้องการเปลี่ยนเป็น AC coupling สำหรับแอ็พพลิเคชันปัจจุบันของคุณหรือไม่ นอกจากนี้ฉันต้องการคำแนะนำเกี่ยวกับการกำจัด DCI ฉันได้ศึกษาเกี่ยวกับเรื่องนี้ แต่มีอะไรเป็นข้อสรุปสุดท้ายว่าจะใช้ HPF หรือ LPF แล้ว subtractor สัญญาณที่คุณกำลังพยายามวัดคืออะไรถ้าคุณถอดรหัสสัญญาณดิจิทัลและกรองข้อมูลนั้นตัวกรองสัญญาณดิจิทัลของคุณอาจเพียงพอที่จะถอด DC ออก ค่านี้จะเพียงพอหรือไม่ขึ้นอยู่กับจำนวน DC ที่เข้าสู่ระบบของคุณเช่นถ้าคุณมี DC spike ขนาดใหญ่การปฏิเสธการหยุดการทำงานของกลุ่มกรองอาจต้องสูงมากในการลบออก นอกจากนี้คุณยังสามารถใช้วิธีการที่ Kaz แนะนำในหัวข้อที่เขาอ้างถึงหรือใช้ตัวกรองการเอาต์พุตแบบผสมผสานรวมทั้ง demodulation ดิจิตอลและการกรองต่อไป แต่ถ้าฉันขวาฉันต้องจำลองแบบนี้ใช้ matlab เพื่อตัวเลข atleast ออกพื้นฐานของวิธีการเคลื่อนไหวเฉลี่ยกรองทำงาน. การจำลองโดย MATLAB เป็นวิธีที่ดี ภาพนิ่งมีตัวอย่างของตัวกรองเฉลี่ยที่เคลื่อนที่และตัวกรอง FIR ข้อแตกต่างหลักระหว่างตัวกรองค่าเฉลี่ยเคลื่อนที่และตัวกรอง FIR คือ () อาจเป็นปัจจัยการปรับขนาด ตัวอย่างเช่นตัวกรองค่าเฉลี่ย 4 จุดเป็นค่าเฉลี่ยของตัวอย่าง 4 ตัวในขณะที่ตัวกรอง FIR 4 คอฟฟี่คือ If hn 14 แล้วทั้งสองค่าเท่ากัน อย่างไรก็ตามมีจริงๆไม่จำเป็นต้องมี 14 สำหรับแต่ละสัมประสิทธิ์เป็นพวกเขาทั้งหมดจะเป็น 1 และผลรวมสุดท้ายสามารถเปลี่ยนขวาโดย 2 บิตเพื่อดำเนินการหารด้วย 4 นี้เป็นหลักได้รับคุณกลับไปที่ค่าเฉลี่ยเคลื่อนที่ สมการ ตัวกรองค่าเฉลี่ยเคลื่อนที่เป็นตัวกรองที่เรียบง่าย อาจไม่เหมาะสำหรับแอพพลิเคชันของคุณ แต่จะช่วยให้คุณเข้าใจตัวกรองเพื่อไปข้างหน้าและจำลองในทั้ง MATLAB และ Modelsim